单片机复杂可编程逻辑器范文

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基于SRAM（静态随机存储器）的可重配置PLD（可编程逻辑器件）的出现，为系统设计者动态改变运行电路中PLD的逻辑功能创造了条件。PLD使用SRAM单元来保存配置数据。这些配置数据决定了PLD内部的互连关系和逻辑功能，改变这些数据，也就改变了器件的逻辑功能。由于SRAM的数据是易失的，因此这些数据必须保存在PLD器件以外的EPROM、EEPROM或FLASHROM等非易失存储器内，以便使系统在适当的时候将其下载到PLD的SRAM单元中，从而实现在电路可重配置ICR（In-CircuitReconfigurability）。

本文介绍笔者设计的PLDICR控制电路，它不但线路结构简洁、开发容易、体积小、成本低，并且在图2介绍的ICR控制电路中，其存储PLD配置数据的FLASH存储器采用并行总线，交换速度较快。然而PLD配置数据较大，通常都在数十千字节以上。如何提高图2介绍的ICR控制电路的配置速度，使系统上电后的最短的时间内完成配置而进入正常工作状态，软件设计上的一个重点。

1基于SRAM的可重配置CPLD的结构与原理

早期的可编程逻辑器件大多采用紫外线可擦除只读存储器（EPROM）和电可擦除只读存储器（EEPROM）方式。如GAL系列、EPF7064、EPF7128等。由于其结构简单、规模小，只能完成简单数字逻辑功能。此后，出现了一类结构上稍复杂的基于SRAM存储器的可编程芯片，即复杂可编程逻辑器件（CPLD），它能完成各种数字逻辑功能。

采用这些结构的可编程逻辑器件有ALTERA公司的FLEX、ACEX、APEX系列，XILINX公司的Spartan、Virtex系列。多年来，ALTERA公司一直致力于CPLD的开发。近几年，该公司又推出了很有竞争力的CPLD器件，即灵活的逻辑单元阵列的FLEX（FlexibleLogicElementMatrix）系列产品。相对于其它一些厂家的FPGA产品来说，ALTERA公司的FLEX系列产品有其独特之处。这主要表现在高密度、在线配置功能、高速度和连续式布线结构等方面。

查找表LUT（Look-Up-br）是基于SRAM的可重配置PLD的一个重要组成部分，LUT本质上就是一个RAM。目前CPLD中多使用4输入的LUT，所以每一个LUT可以看成个有4位地址线的16×1bit的RAM。当用户通过GDF原理图或VHDL语言描述了一个逻辑电路后，CPLD开发软件会自动计算逻辑电路的所有可能结果，并把结果事先存入查找表。这样，当多信信号进行逻辑运算时就等于输入一个地址进行查表，找出地址所对应的内容，然后将其输出即可。

2可编程逻辑器件的配置原理

首先在开发软件MAX+PLUSII的ASSIGN菜单下选择将要采用的基于SRAM的器件名称。经过编译、优化、逻辑综合、仿真等步骤达到设计要求后，软件会自动产生一个编程文件（扩展名为.SOF文件）。对于基于SRAM工艺的可编程逻辑器件（如ALTERA的所有FLEX、ACEX、APEX系列，XILINX的Sparten、Vertex系列），由于SRAM存储器的特点，掉电后数据会消失，因此在调试期间可以采用并口ByteblasteMV下载电缆多次重复配置PLD器件。当电路设计成功，调试完成后，需要将配置数据烧写固化在一个由ALTERA生产的专用EEPROM（如EPC1441）中。上电时，由这片配置EEPROM先对PLD加载数据，几十毫秒后，PLD即可正常工作。

CPLD器件的工作状态分为三种：首先是上电配置状态（ConfigurationMode），将编程的数据装入CPLD器件的过程，也可称之为构造；然后是初始化状态（InitializationMode），在配置完成后，CPLD器件复位内部各类寄存器，让I/O引脚为逻辑器件正常工作做准备；最后是用户状态（UserMode），指电路中CPLD器件正常工作时的状态。

ALTERA公司具有ICR功能的PLD器件有FLEX8000、FLEX10K、APEX和ACEX系列，它们的配置方式可分为PS、PPS和JTAG（JointTestActionGroup）等方式。PS方式因PLD与配置电路的互连最简单，对配置时钟的最小频率没有限制而应用最广泛，因此在ICR控制电路中通常采用PS配置方式来实现ICR功能。

被动串行（PS）配置方式：在该配置方式下，由ByteblasteMV下载电缆产生一个由低到高的跳变送到nCONFIG引脚脚复位PLD，然后将配置数据送到DATA0引脚，直到CONF_DONE引脚变为高电平。图1是PS配置方式的时序图。CONF_DONE变成高电平后，DCLK必须多余十个周期来初始化该器件。器件的初始化由下载电缆自动执行。在PS方式中没有握手信号，所以配置时钟的工作频率必须低于10MHz。在多器件PS配置方式中，第一片PLD的nCEO引脚级联到下一片PLD的nCE引脚。在配置完第一个器件后，nCEO输出为低，使第二个PLD器件的nCE有效，开始对第二块器件进行配置。

3用WINBOND78E58单片机配置可编程逻辑器件

用单片机配置可编程逻辑器件与上述PS配置方式原理一致，只需模拟PS配置方式中DATA0、DCLK、nCONFIG、CONF_DONE、nSTATUS引脚的配置时序，将配置数据串行移入PLD。配置引脚的功能如表1所示。

3.1硬件设计

用单片机配置PLD，可以使用普通

输入输出口或单行口。使用普通I/O口（如P1口），向PLD发送1Bit数据至少需要4个指令周期。一个指令给DATA0赋值，两个指令产生DCLK时钟，一个指令移位取数据。如果晶振为fosc，一个指令周期为12/fosc，因此它的下载速率为fosc/48。然而如果采用串行口方式0，其下载速率提高为fosc/12。考虑到PLD配置文件数据比较大，通常都在数十千字节以上（其配置文件大小如表2），为了加快配置速度，并适合各种不同规模的PLD，采用了WINBOND78E58单片机。

表1配置引脚功能说明

DATA0输出配置数据DCLK输出配置时钟nCONFIG输出器件复位脚（该信号线的上升沿使配置开始）CONF_DONE输入状态位（在配置完成后，该信号线为高）nSTATUS输入状态位（如果该信号线为低，表明在配置过程中出现错误，需重新配置）

该单片机外接晶振最大频率为40MHz，它在串行口方式0下波特率可设置为fosc/4。另外通过设置特殊功能寄存器CKCON的MD0、MD1、MD2三位，可以将MOVX、MOVC等指令周期缩短至2个机器周期。与普通单片机相比，可使配置时间大为缩短。WINBOND78E58单片机内部拥有32KBFLASHROM.由配置文件数据表2可知，只需一片单片机就可以对EPF10K20系列以下的PLD进行配置了。本系统中使用了一片APEX20K300E，因此在硬件电路设计中，扩展了一片WINBOND29C040FLASH存储器（容量为512KB），其电路如图2。DATA0与RXD、DCLK与TXD、nCONF与P15、CONFIG_DONE与P16、nSTATUS与P17分别相连。

3.2软件设计

在软件编程时，使用了串行口移位寄存器输入输出方式。本系统只需用到输出方式，串行数据通过RXD引脚输出，而在TXD引脚输出移位时钟。当一字节数据写入串行数据缓冲器SBUF时，就开始发送。在此期间，发送控制器送出移位信号，使发送移位寄存器的内容右移一位，直至最高位（D7位）数字移出后，停止发送数据和移位时钟脉冲。RXD、TXD时序如图3。由图3可知，它可以用来模拟配置时序。发送完一字节数据后，硬件置发送标志位TI为1，向CPU申请中断。若CPU响应中断，则从0023H单元开始执行串行中断服务程序。

为了提高配置速度，单片机程序用汇编语言编写。单片机上电后使nCONFIG脚由低到高复位待配置PLD；当判断到nSTATUS为高后，开始从外部FLASH存储器取数据串行移位。配置过程中，查询CONF_DONE。一旦为高，配置完成，但还要送40个DCLK脉冲，PLD才能进入用户工作状态。

用户设计PLD程序经MAXPLUSII或QUARTUS编译后将产生后缀后为.sof的SRAM目标文件。该文件含有除配置数据以外的控制字符，不能直接写入到PLD中去，需要利用软件的编程文件转换功能将文件转换成.rbf（RawBinaryFile）十六进制文件。把.rbf文件烧写到存储器中，单片机通过MOVX指令读入后，串行移位到PLD。

使用OTP（OneTimeProgramming）器件配置CPLD具有一定的冒险性，一次简单的代码更换就可能意味着更换OTP器件，并重新开始所有的程序。被动串行微处理器（PassiveSerialWithProcessor）配置方式以EEPROM为基础，允许对这些存储器进行多次编程，所有其它芯片都无需从已装配的印制电路板上拆卸下来。高速读写周期的FLASH存储器能确保1万次编程，而且能对任何以SRAM为基础的PLD下载。该方式除了在加电期间能承载配置数据外，还有许多方便之处。例如，用户可以将多个配置文件.rbf分区编程到外部存储器的未用区段，通过单片机读取不同存储区可以将可编程逻辑器件在线配置成多种不同的工作模式。