高速时钟信号的匹配电路设计与分析范文

本站小编为你精心准备了高速时钟信号的匹配电路设计与分析参考范文，愿这些范文能点燃您思维的火花，激发您的写作灵感。欢迎深入阅读并收藏。

摘要：时钟信号是数字电路能够正常工作的基础，决定着数据能否正常判决。但是随着集成电路工艺的发展，时钟信号的边沿变化速率都变得非常快，快速的边沿速率会导致严重的信号完整性和电磁兼容性问题，为了确保时钟信号的完整性，时钟信号需要进行匹配设计。信号完整性分析中常用的几种匹配方法是否都适合于时钟信号，各种匹配方法的取值如何确定就成为了设计难点。为了能够获取高质量的时钟信号，文章结合仿真分析的方法，设计出典型时钟电路RC匹配电路，指导实际应用。

关键词：时钟信号；匹配电路；信号完整性

0前言

当今电子技术不断地发展，高密、高速、高可靠性已经成为电子产品所面临的难题之一。集成电路也随着这一发展不断地改进工艺以应对信号的快速翻转，14纳米技术已经在商用产品中通用。信号快速的翻转给我们提供更高速率的可能性的同时也引入了新的问题，信号的边沿速率也变得非常快。特别是时钟等边沿敏感信号，快速的边沿速率会导致严重的信号完整性和电磁兼容性问题。为了在设计阶段就能提前解决这一系列的问题，提高产品的设计效率，就需要深入探讨时钟的原理设计、PCB设计。本文将结合仿真分析的方法，详细介绍时钟设计。

1基本概念

高速电路设计是当今的一个热门的话题，但是高速电路的定义却不是那么的清晰明确，现在比较通用的定义为信号的上升时间小于6倍的信号传输时延时，就认为此信号为高速信号。当信号频率较高（高于30MHz）时，信号的边沿速率一定比较快，此时可以认为是高速信号，当信号速率不高（低于30MHz）时，但是由于工艺问题信号速率较快，此时也可以认为是高速信号。

2时钟线设计

时钟信号是电路设计中的时序基准，是决定其他电路信号是否能够被正常运转的基础，因此时钟信号自身的电路设计及信号质量非常关键，本节将详细阐述时钟信号的电气要求、设计方法以及仿真分析。

2.1时钟信号的电气要求

时钟信号一般为LVCOMS、LVTTL等类型的电平信号，其电气特性要求与LVCOMS、LVTTL等信号类似，一般包括高电平判决门限、低电平判决门限、周期、上升/下降时间以及占空比等。

2.2时钟信号匹配电路的设计方法

由上文可知时钟信号非常重要，并且信号特性要求非常高，那么就需要针对此信号进行详尽的设计分析确保时钟信号的完整性。时钟信号一般是点对点信号，而点对点信号的匹配设计方式有四种，其优缺点分析如下：（1）源端串联匹配（图2-a所示）：优点：适用于各类负载，且阻值选择灵活；对器件的限制比较小、没有直流功耗、消除振铃非常有效（特别是过驱动模式）、有效地消除二次反射；缺点：可能会对上升下降时间有所影响、必须紧挨着驱动器放置、驱动器的上拉管和下拉管的内阻有所区别、不能完全匹配、对于多负载情况，作用有限；（2）末端并联匹配（图2-b所示）：优点：适用于多负载电路设计；匹配阻抗易于选择；在多负载电路设计中只需要对其中一个芯片添加负载；缺点：增加了直流负载、增加了系统功耗；信号的幅度会有所减小；（3）末端戴维南匹配（图2-c所示）：优点：适用于多负载电路设计；适用于SSTL/HSTL这类的线性结构；可以设置偏置电压、噪声裕量增加；缺点：增加了直流负载、增加了系统功耗；信号的幅度有所减小、需要两个分立器件；（4）末端RC匹配（图2-d所示）：优点：适用于多负载电路设计；匹配阻抗易于选择；没有直流功耗；缺点：需要两个分立器件、Ct增加了负载电容、由于RC时常数增加了信号时延、适用于周期性信号、Ct的值比较难优化，与信号的频率有直接的关系。综上分析，这四种点对点信号的匹配设计均适用于时钟滤波，但是从功耗的角度考虑，一般选用a和d。其中串联匹配的设计比较简单，无需深入分析；而RC滤波设计较另外三种设计复杂，其容值的选择直接会影响信号的波形，因此本文将针对时钟信号RC匹配设计进行详细分析。

2.3时钟信号的RC匹配电路设计

在时钟信号RC匹配电路设计中，匹配元器件R和C的选值非常关键，本节将通过仿真以及理论计算的方式来对其进行深入的原理分析。典型RC匹配电路设计如下图3“电路设计图”所示，其时钟驱动器可以等效为脉冲源与内阻的串联（cmos电路的内阻一般为20ohm左右），时钟接收器可以等效为1012ohm的内阻（相当于开路），时钟发送端有33ohm的内阻，时钟接收端有15ohm与0.01uf的下拉，发送端和接收端之间为信号传输线。

2.4典型的时钟信号RC匹配电路

综上分析，当电容取值较小的时候，电容仅作为拉缓边沿的作用，此时电阻对于直流特性的影响微乎其微，推荐选用10pf左右的电容；但在考虑信号的传输线特性时，此处的电阻与传输线的特性阻抗会是一个阻抗突变点，因此如果为了做阻抗匹配，需要选用50ohm在做阻抗匹配，整个此处的电路就变成典型的RC匹配形式。

3结语

时钟信号的RC匹配电路是为了能够优化时钟信号的质量，其中电阻的选用原则是与信号线阻抗匹配，电容的选用要避免因其充电速度严重影响波形质量，一般推荐选用皮法级电容，这样才能保证时钟信号的完整性、确保时钟信号满足电气要求。

参考文献：

[1]张木水,李玉山.信号完整性分析与设计[M].北京:电子工业出版社m2010.

[2]邵鹏.信号/电源完整性仿真分析与实践[M].北京：电子工业出版社m2013.

[3]王卿,崔海蒸.高速电路设计中的信号完整性分析[J].电子元器件应用m2008,10(3):69-72.

[4]Brooks.信号完整性问题和印制电路板设计[M].北京:机械工业出版社,2005.

[5]程昱.精通ProtelDXP电路设计[M].北京:清华大学出版社,2004.

作者：韩嫚莉；刘婷婷 单位：中国航空工业西安航空计算技术研究所