浅谈无线接收机位同步时钟提取电路设计范文

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摘要：介绍了一种采用数字锁相法实现快速位同步时钟提取的设计方案。设计应用于无线通信接收机中，对解调得到的数字基带信号进行时钟恢复，以实现数据码元的正确采样判决。该方案以超前-滞后型锁相环为基础并进行适当改进，根据用于产生位同步时钟的分频器的计数值来决定每次相位调整的步长，仅需一次便可完成相位的跟踪锁定，极大地提高了位同步速度；同时设计对输入信号也进行了必要的滤波处理，进一步增强了其抗干扰性能。通过一系列的仿真验证，证明了只要每次相位调整时累积相位误差小于码元位宽的50%，该设计均可实现正确同步。

关键词：位同步；数字锁相环；无线接收机

0引言

在信息通信领域，无线通信技术因其在灵活性和可用性等方面的突出优势，发展迅速且应用越来越广泛。位同步作为无线通信接收机中间同步环节，直接影响到通信系统的性能，对保证信息的可靠接收至关重要。在数据通信过程中，发送端按特定的速率逐个发送码元数据，接收端的位同步模块产生一个重复频率与码元速率相同、相位与最佳判决时刻一致的同步时钟信号，以实现对接收数据的正确采样与恢复。工程中，发送端通常会使用曼彻斯特编码等特殊编码方式对待发送的数据码元进行处理，使其包含有丰富的位同步信息。对于这种信号的位同步，常用的方法有滤波法、数字锁相环法、数字插值法和最大平均功率法。其中数字锁相环法由于相对于其他方法结构更为简单，所需的硬件资源较少，且具有可靠性高、性能稳定和便于集成的优点，在实际通信系统中得到了广泛应用。传统的超前-滞后型数字锁相环的基本工作原理是采用添扣脉冲的形式来调整位同步时钟的相位。本地提取得到的位同步时钟首先通过鉴相器与输入码元进行相位比较，鉴相器根据其相位超前或滞后的情况，相应地输出一个超前脉冲到常开门或输出一个滞后脉冲到常闭门，其中常开门与常闭门的另一路输入信号分别为时钟变换单元所产生的两个相位相反，占空比为25%的双相时钟。当相位超前时，超前脉冲将使常开门输出的时钟脉冲减少一个；当相位滞后时，滞后脉冲将使常闭门多输出一个时钟脉冲。然后将这两路时钟输出相或后输入到分频计数器进行分频得到所需的位同步时钟信号，这样便实现了通过改变一定时间内输入到分频计数器的时钟脉冲数达到对位同步时钟进行相位调整的目的。但这种方法每次只能添加或扣除一个时钟脉冲，其同步建立时间较长。针对这一问题，本设计采用可变添扣脉冲数的方式，根据具体相位差值选择相位调整的步长，只需要一次就可以完成相位的跟踪锁定，极大地缩短了同步建立时间；另外，设计还对输入码元信号进行了必要的毛刺滤除处理，在一定程度上提高了其抗噪声干扰的能力。

1位同步时钟提取电路结构及工作原理

论文在超前-滞后型数字锁相环的基础上增加了相位差值的实时获取与处理功能，依据捕获的位同步时钟与输入码元相位的具体差值来确定需要添扣的脉冲数，这样不管初始的相位差为多少，都能够做到快速而准确的相位跟踪锁定。此外，设计中还增加了数字滤波单元，可以有效降低毛刺噪声对电路整体性能的影响。设计的位同步时钟提取电路主要由数字滤波器、双相时钟产生器、数字鉴相器、相位差值获取单元、N分频器和添扣脉冲控制器等几个部分组成。

（1）数字滤波器

由于干扰噪声的影响，解调输出的数字基带信号往往存在一些毛刺脉冲，这将使提取得到的位同步时钟相位产生随机抖动，加大了相位跟踪捕获的难度。数字滤波器可以有效滤除这些毛刺，其电路结构如图2所示。该电路由四个D触发器和一个数据选择器组成。图中din为带毛刺的输入码元信号，前两级D触发器实现对din的同步化处理。第二三级D触发器的输出din_r2和din_r3作为数据选择器MUX的选择控制信号；若din_r2和din_r3的值均为“1”，在下一个时钟上升沿到来时，输出信号din_filt输出“1”；若din_r2和din_r3的值均为“0”，din_filt则输出“0”；若din_r2和din_r3的值一个为“0”，另一个为“1”，din_filt保持原电平值不变。din_r2和din_r3的值不同，说明此处din出现了跳变，如这一跳变宽度大于一个时钟周期时，其值可以传递到din_filt；如其跳变宽度小于一个时钟周期，则在下一个时钟周期内din_r2和din_r3的值还是不同，din_filt的值还是保持不变，也就是说这个跳变不能传递到输出。因此对于小于一个时钟周期的毛刺脉冲，将被此电路滤除。

（2）双相时钟产生器

其中输入为系统时钟clkx16，其频率是输入码元速率的2N倍，此处取N=8；D触发器对系统时钟进行二分频，然后将得到二分频信号及其反相后的信号分别与系统时钟clkx16取反后的信号相与，产生两个相位差为π，占空比为25%，频率为输入码元速率N倍的双相时钟clkx8_a和clkx8_b，并将此作为添扣脉冲控制器的输入。

（3）数字鉴相器

数字鉴相器只在输入码元信号出现跳变时才比较位同步时钟与输入码元的相位关系。其首先对经过数字滤波处理后的输入码元信号进行边沿检测，当检测到跳变沿时再判断此时本地位同步时钟相位的超前滞后情况，若位同步时钟的上升沿处于输入码元的中间位置，则说明相位已达到锁定状态，此时无需再进行位同步时钟相位的调整。

（4）添扣脉冲控制器

添扣脉冲控制器是实现相位调整的关键单元。其电路结构如图4(a)所示，pul_ded为扣除脉冲控制信号，pul_inc为添加脉冲控制信号，二者在位同步时钟相位锁定状态下均为低电平。当相位超前时，pul_ded输出一定时间长度的高电平脉冲，将其取反并与clkx8_b相与便可从clkx8_b中扣除若干时钟脉冲得到时钟信号clk_open；当相位滞后时，pul_inc输出一定时间长度的高电平脉冲，将其与clkx8_a相与便可从clkx8_a中取出若干时钟脉冲得到时钟信号clk_close；最后将clk_open和clk_close相或后得到的clk_div信号作为N分频器的时钟输入，这样便实现了通过添扣脉冲的方式进行相位调整的功能。

（5）相位差值获取单元

相位差值获取单元主要由一个可预置数的递减计数器cnt_phdif构成，其工作原理如图5所示。递减计数器的预置值val_ini随N分频计数器计数值的变化而变化，当输入码元信号出现跳变沿，也就是相位超前指示信号pha_bef或相位滞后指示信号pha_aft有效时，递减计数器从当前的预置值开始递减计数，同时将添加脉冲控制信号pul_inc或扣除脉冲控制信号pul_ded的电平拉高，高电平持续的时间由递减计数器计数周期数决定，即进行相位调整时需要的添扣脉冲数与输入码元信号出现跳变时N分频计数器的计数值相关。当数字鉴相器检测到输入码元信号的跳变沿时，超前和滞后指示信号有且只有一个有效，若此时分频计数值为“001”、“010”、“011”，则位同步时钟的相位超前，进行扣除脉冲操作；若分频计数值为“101”、“110”、“111”，则相位滞后，进行添加脉冲操作；若分频计数值为“100”，则添加或扣除脉冲由超前滞后指示信号决定；若分频计数值为“000”，说明此时相位已锁定，不进行任何操作。

（6）N分频器

N分频器是一个N进制计数器，它对时钟信号clk_div进行分频，得到所需的位同步时钟，同时将计数器的计数值经一定的组合逻辑电路处理后实时反馈给相位差值获取单元，实现可变步长的相位调整。

2位同步时钟提取电路仿真及其性能分析

本设计用VerilogHDL编程实现，并使用Modelsim软件进行仿真验证。设输入码元速率为fb，系统时钟频率为fsys，且有fsys=2Nfb，即输入码元位宽为系统时钟周期的2N倍。在输入码元信号中加入脉冲宽度小于一个系统时钟周期的毛刺噪声后，对电路的整体性能分析如下：

（1）在没有码元抖动以及时钟频率偏差的情况下，对初始相位偏差为0~π中的任意值，本文设计的位同步时钟提取电路只需要通过一次相位调整便可实现同步，且相位锁定后位同步时钟的上升沿与码元正中间位置的最大偏差仅为半个系统时钟周期。对应的仿真波形如图6所示，其中clk_syn为提取得到的位同步时钟，din_filt为带有毛刺噪声的输入码元信号din经数字滤波处理后得到的信号，由仿真结果可见，输入码元中参杂的毛刺脉冲均被成功滤除。

（2）当存在码元抖动时，本设计允许最大码元抖动幅度为N-1个系统时钟周期，即只要码元位宽在N+1~3N-1倍的系统时钟周期范围内，本电路就可以正常工作。位同步时钟相位可以随码元位宽的变化而进行实时调整，虽然此时位同步时钟的上升沿可能会偏离出现抖动的码元的中间位置，但仍可实现正确采样，当码元抖动消失，位同步时钟在下一个输入码元到来时便可立马进入锁定状态。码元抖动幅度为N-1个系统时钟周期时的仿真波形如图7所示，图中位同步时钟clk_syn在接收到第一个输入码元时便与其建立了同步；第3~8个码元处出现了抖动，此时实时调整后的位同步时钟的上升沿虽然不在码元的中间位置，但也并未出现误采样的情况；当码元位宽恢复正常，位同步时钟又迅速完成了相位的跟踪锁定。

（3）由于时钟振荡器往往都有一些稳定性和精确度的问题，即存在时钟频率偏差，当输入码元出现连续“0”或连续“1”时，其与位同步时钟之间的相位差将随着连续位数的增加而增加，若这种累积相位误差小于码元位宽的50%，本设计就不会出现多采样或漏采样的问题，并且在码元出现跳变时将会重新进行相位调整。而最多允许出现的连续“0”或连续“1”的个数，将由时钟频率偏差的大小决定。理想情况下系统时钟频率fsys=2Nfb，取N=8，即有fsys=16fb，实际中时钟频率偏差一般都比较小，这里为了便于说明取fsys=15fb，即频率偏差为6.25%，这可等效地认为是输入码元位宽的偏差，所以此时最多允许出现7个连续“0”或连续“1”。在实际通信过程中，发送方可以对待传输数据码元进行曼彻斯特编码，使每个码元中间都存在电平跳变，或者是对其进行数据白化处理，将待传输码元与一组伪随机序列相异或，使其具有伪随机性，这样就很好地解决了数据码元中出现过长的连续“0”或连续“1”的问题，有效地增加了本设计所允许的频率偏差范围。

3结论

本文基于数字锁相环法设计了一种快速位同步时钟提取电路，利用分频计数值与位同步时钟相位间的对应关系实现可变步长相位调整，同步速度快、误差小。同时本设计实现了对毛刺噪声的处理，且对由码元抖动和时钟频率偏差引起的相位误差具有较大的容忍度，稳定性好，有较强的抗干扰能力。

参考文献

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作者：林彬彬；施隆照；陆培民 单位：福州大学