星载高速SerDes的电路设计范文

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《空间电子技术杂志》2015年第一期

1硬件设计

1．1时钟管理模块设计在高速数字系统中，时钟的质量往往对系统性能有重要影响。TLK2711芯片内部将输入时钟20倍频，而该器件频率容忍度在正负100ppm内，抖动不超过40ps，因此输入时钟的频偏和抖动对系统性能有直接影响。本方案定制武汉海创公司的240MHz压控晶体振荡器(VCXO)，它采用LVPECL差分电气接口，确定抖动典型值为10ps，随机抖动典型值为8ps，输出最大上升时间和下降时间均为350ps，频率准确度为±30×10－6，满足TLK2711的设计要求。serdes电路收发数据的速率为2．4Gbps，因此需要为收发通道提供120MHz的工作时钟。时钟管理模块电路如图2所示，板上VCXO产生的240MHzLVPECL时钟进入CDCM7005芯片的输入管脚，7005芯片2分频两路120MHzLVPECL时钟分别输入到两片XC4VSX55的全局时钟管脚，由于XC4VSX55的输入电平标准不支持LVPECL，因此需要设计电平转换电路将LVPECL电平转换为LVDS电平。环路滤波器具有低通特性，它滤除输入数据中的噪声和高频抖动，以保证环路所要求的性能，增加系统的稳定性。环路滤波器的带宽选取需要折中考虑，如果带宽较大，则输出频率及其谐波可能会泄漏到带内，使相位噪声增大，从而增大时钟的抖动。文章设计了二阶低通滤波器，通过合理的选择元器件的参数大大提高了环路滤波器的性能。

1．2高速数据发送/接收模块设计图3是高速数据的发送和接收模块，其中编码器、串化器、发送器组成发送通道;解码器、解串器、接收器组成接收通道。编码器和解码器完成数据编码和解码功能，串化器和解串器负责从并行到串行和从串行到并行的转换。发送器和接收器完成吉比特差分信号的发送和接收。发送通道先将16位原始数据通过8B/10B编码器转化为2O位并行数据，然后将其转换为高速串行数据流信息，发送时钟生成器将输入时钟进行倍频产生高速串行时钟信号。接收通道接收一个高速串行数据流通过时钟数据恢复电路(CDR)和解串器将其转换为16位并行数据信号。接收通道的核心电路为时钟恢复电路，由于在高速通信系统中没有独立的时钟通道，因此必须根据数据信息精确提取出高速时钟信号和数据信号。

2设计说明

2．1运行不一致性(RunningDisparity)8B/10B中的直流平衡是通过运行不一致性来实现的。在8B/10B编码中，输入信号分为两类，一类是数据信号，一类是控制信号。控制信号K决定输入的8bit数据信号是控制字还是数据字。8B/10B编码只使用相同个数的O和1并限制数量，为各个数值分配2个不同的符号。在大多数情况下，一个符号有6个O和4个1，另一个符号有4个0和6个1，编码器检测0和1的数量，根据需求选择下一个符号，编码后的数据中0、1的数量基本一致，从而保证信号的直流平衡。其另一个优点是接收端可以通过监控运行不一致性，并检测输入数据中的错误，因为此时数据违反了运行不一致性规则。在高速信号传输中，一般都是采用差分信号传输，需要的直流分量尽可能小，而8B/10B编码的运行不一致性很好的满足高速信号传输的需求。

2．2时钟数据恢复技术(CDR)高速数据传输所采用的是串行差分信号，时钟信号不用单独的信号线传送，而是采用时钟数据恢复(ClockandDataRecovery，CDR)技术，将时钟从非同步的、有噪声的数据中抽取出来，而且要将数据重新定位以消除传输中抖动的积累。这种技术不用再提供时钟控制信号，能够极大的提高传输速度，降低器件的引脚数，降低功耗并获得较佳的信号完整性。

2．3阻抗一致性设计由于本方案中数据速率较高(并行120MHz，串行2．4GHz)，所以对其硬件设计提出了很高的要求。针对高速SerDes传输的差分特性。本方案中主要从以下两个方面来考虑:一是差分阻抗匹配控制。由于TLK2711A的信号输出速率高达1．6Gbps以上，因此PCB走线要作为传输线看待，传输链路上的阻抗控制要严格按照差分阻抗的特性要求控制在100Ω左右。同时高速线应尽量远离其它有可能会带来噪声的信号线，而且为保证良好的信号完整性，高速信号线的参考平面须保持连续，并尽量以地平面为参考。二是等长控制。为了尽可能保证信号传输时延的一致性要求，本方案中对于其高速串行LVDS布线要求做到对内公差±1mil，对间公差±1mil。

3协议实现

3．1协议设计为了保证传输链路上的数据能够被可靠的接收，需要定义收发之间的数据帧格式。根据实际的应用需求，应尽量减少协议的传输开销，简化收发双方的链路建立过程。本协议的设计框图如图4所示。本方案根据8b/10b的编码规则来制定控制字符。如表1所示，包括数据帧的帧头、帧尾以及同步字符。TLK2711是以16bit为一个基本的传输单位，因此每一个控制字符都定义成2个字节，分别由D码和K码组成。数据帧包括帧头(/SF/)、帧尾(/EF/)和数据(DATA)三部分组成。传输时帧和帧之间发送同步字符/SP/保证传输链路的同步。帧头:/K28．0/K27．7/;16进制为/1C/FB/，占用2byte;帧尾:/K23．7/K30．7/;16进制为/F7/FE/，占用2byte;数据:数据是由若干个16比特数据组成的数据流。本协议是基于两板间点对点的串行传输而制定的，协议约定如下:(1)在系统上电或复位后收发双方要首先建立同步，发送端先发送同步字符(/SP/)不小于1ms来建立和接收端的同步关系，之后发送数据帧;(2)数据在通道上以数据帧的形式传递。每个数据帧的开始和结束分别用帧头控制字符/SF/和帧尾控制字符/EF/标出。每一帧的数据(DATA)个数(不包括数据帧的帧头和帧尾标记)按约定输出;(3)传输中，数据帧与数据帧之间发送同步字符/SP/来保持传输链路的同步状态，如果在传输过程中收发双方失去同步，则通过帧间的同步字符重新建立同步。

3．2协议工作过程协议的工作过程如图4所示。发送逻辑控制模块设计流程如下:(1)系统上电后，收发双方首先处于失步状态，等待系统全局复位;(2)发送端发送复位指令(持续时间不超过1ms)，发送端发送同步字符/SP/，时间长度为不小于1ms;(3)1ms结束后认为系统完成同步过程，发送端开始数据帧的发送。接收逻辑控制模块设计流程如下:(1)当系统上电或者复位后，进入同步过程，在该过程中，连续检测接收到的有效数据，如果满足同步条件，则跳到同步状态;(2)在同步状态，可以开始正常接收数据帧;(3)如果在接收数据帧过程中出现错误，则由同步状态进入失步状态;(4)进入失步状态后，发送端将不断的发送同步字符命令，用以向接收端表明自己的状态，接收端识别到正确的同步字符后重新建立起收发间的同步关系。如果整个链路遇到物理连接中断或系统复位后则自动回到初始化过程。在每一帧数据发送结束后和下一数据帧开始发送前，发送端都要先发送同步字符，来保持数据传输链路的同步状态。

4仿真分析与测试结果

4．1信号完整性分析由于本设计的高速串行接口传输速率已达数GHz以上，为了保证信号的质量，设计中对于PCB板的设计和接插件的选取做了许多考虑。首先在PCB设计方面，布局布线前经过与印制板加工厂商沟通确定了PCB板的层叠结构，包括每层的材料、厚度、线宽、线间距、阻抗信息和介电常数。考虑到传输线要在不同布线层间跨越，因此在设计PCB的走线阻抗时，尽量保证各布线层的阻抗一致，而且与布线层相邻要有完整的参考平面，同时增加表面铺铜面积来增强信号传输的质量，能够起到很好的阻抗控制和回流路径的作用。本设计采用的ITT公司DCMC系列高速接插件具有良好的阻抗控制和地屏蔽特性，在接插件的每对差分线之间都留有接地的管脚，而且接插件对印制板阻抗控制在单端50Ω和差分100Ω，其电缆也是ITT公司DCMC系列专用配电缆。

4．2仿真分析图5为仿真网络的拓扑结构。其中CDCM7005输出的时钟信号为LVPECL电平，进入PCB板中的微带线，差分线布线长度为3．5inch，线宽4．5mil，线间距为5mil，差分阻抗为100Ω，经过电阻上下拉端接后到FPGA。TLK2711芯片输出的是CML差分信号，同样进入PCB板中的微带线，差分线布线长度为0．96inch，线宽7mil，线间距为10mil，差分阻抗为100Ω，串接lPf的电容后进入发送端差分连接器，经过1m长的电缆进入接收端连接器，再通过同样的差分布线到达终端。由于本设计的传输速率在2．4Gbps的速率下，基于IBIS模型的仿真难以提供足够的精度。为了精确仿真SerDes收发器在板级设计中的性能，采用HSPICE模型进行仿真。对于GHz级高速串行信号传输，S参数模型能够清晰地描述不同频率条件下的电路响应。因此为使仿真结果更加精确，这里印制板上的差分过孔和高速连接器均使用S参数模型进行仿真。分别对时钟信号和发送端及接收端进行眼图分析，结果如图6所示。由图中可以看出，240MHz的时钟信号眼图清晰，张开较好，在整个信号通路上阻抗基本连续，反射和串扰的值都在可以忍受的范围之内。2．4Gbps的串行差分信号经过高速连接器的传输后衰减和抖动都较小，高低电平都比较光滑，眼高占总高度的比为70%左右，信号传输质量良好。

4．3测试结果由于文章设计的产品可同时进行收发，因此装了两块印制板来完成系统测试，其中一块用于发射，另一块用于接收。图7为系统测试方案框图。利用测试产品1的FPGA器件产生周期性数据经过1m长的差分电缆传输到测试产品2上，在这块单板的FPGA器件内部将接收到的数据与预期的数据进行比较，测试使用240MHz工作时钟连续测试4h，测到的总误码数为988，由误码率的计算公式得误码率为2．28×10－10，满足系统的设计指标小于10－9的要求。

5结束语

文章主要研究了基于FPGA+SerDes的高速数据传输系统的设计与实现，阐述了系统的总体方案以及关键器件，并详细介绍了关键模块的设计。系统设计完成后，对其主要性能进行了测试，主要包括TLK2711的数据传输速率。其中，高速差分线上的数据传输速率为2．4Gbps，FPGA与TLK2711之间的传输速率为120Mbps，利用FPGA的ChipScopePro功能进行实时的检测结果表明，在足够长的测试时间内，接收端收到的数据和发送端发送的数据完全一致，整个系统工作稳定，误码率低于10－9。

作者：刘军峰张彦马婷单位：中国空间技术研究院西安分院